dsp56800e Freescale Semiconductor, Inc, dsp56800e Datasheet - Page 11

• Manufacturer Part Number: dsp56800e
• Description: 16-bit Digital Signal Controller Core
• Manufacturer: Freescale Semiconductor, Inc

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10.3.8.4
10.4
10.4.1
10.4.2
10.4.3
10.4.3.1
Chapter 11
JTAG and Enhanced On-Chip Emulation (Enhanced OnCE)
11.1
11.1.1
11.2
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11.4
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11.4.4
11.4.4.1
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11.4.4.1.2
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11.4.4.2.1
Freescale Semiconductor
Pipeline During Interrupt Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-7
Pipeline Dependencies and Interlocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-26
Enhanced OnCE Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
Enhanced OnCE System Level View . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2
Accessing the Enhanced OnCE Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
Enhanced OnCE and the Processing States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
Standard Interrupt Processing Pipeline. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-7
The RTID Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-9
Nested Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-11
SWI and Illegal Instructions During Interrupt Processing . . . . . . . . . . . . . . . . . . 10-11
Fast Interrupt Processing Pipeline . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-13
Interrupting a Fast Interrupt Service Routine . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-14
FIRQ Followed by Another Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-16
Interrupt Latency. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-22
Data ALU Pipeline Dependencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-26
AGU Pipeline Dependencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-28
Instructions with Inherent Stalls . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-30
Enhanced OnCE Module Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2
External Interaction via JTAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
Core Access to the Enhanced OnCE Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-5
Other Supported Interactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
Using the Debug Processing State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
Debugging and the Other Processing States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-7
Enhanced OnCE Module Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-8
Effectively Using the Debug Port . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-13
Interrupt Latency. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-22
Re-Enabling Interrupt Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-23
Cases That Increase Interrupt Latency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-23
Dependencies with Hardware Looping. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-31
Command, Status, and Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-8
Breakpoint Unit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-9
Step Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11
Change-of-Flow Trace Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11
Using the Step Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-13
Delay When Enabling Interrupts via CCPL . . . . . . . . . . . . . . . . . . . . . . . . . . 10-24
Realtime Data Transfer Unit. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11
Using the Breakpoint Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-14
Trigger Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-9
16-bit Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-10
Combining Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-11
Usage upon Exiting the Debug Processing State . . . . . . . . . . . . . . . . . . . 11-13
Step Counter Actions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-13
Other Step Counter Configurations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-14
Listing the Breakpoint Unit Triggers Available . . . . . . . . . . . . . . . . . . . . 11-16
Table of Contents
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