HFC-S2M Cologne Chip AG, HFC-S2M Datasheet - Page 4

• Manufacturer Part Number: HFC-S2M
• Description: Isdn HDLC Fifo Controller With Primary Rate Interface
• Manufacturer: Cologne Chip AG

HFC-E1
3 HFC-E1 data flow
4 FIFO handling and HDLC controller
4 of 272
2.6
2.7
3.1
3.2
3.3
3.4
3.5
3.6
4.1
4.2
4.3
4.4
2.5.3
Serial processor interface (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.6.1
2.6.2
Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
2.7.1
2.7.2
Data flow concept . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Flow controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Assigners . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
3.3.1
3.3.2
3.3.3
Data flow modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
3.4.1
3.4.2
3.4.3
Subchannel Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
3.5.1
3.5.2
Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
FIFO counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130
FIFO size setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
FIFO operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
4.3.1
4.3.2
4.3.3
4.3.4
4.3.5
4.3.6
Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
2.5.2.2
2.5.2.3
2.5.2.4
2.5.2.5
Examples of processor connection circuitries . . . . . . . . . . . . . . . . .
SPI read and write access . . . . . . . . . . . . . . . . . . . . . . . . . . . .
SPI connection circuitry . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Write only registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Read only registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
HFC-channel assigner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
PCM slot assigner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
E1 slot assigner . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
Simple Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
Channel Select Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
FIFO Sequence Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Transparent mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
HDLC mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
HDLC transmit FIFOs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
FIFO full condition in HDLC transmit HFC-channels . . . . . . . . . . . . . 134
HDLC receive FIFOs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
FIFO full condition in HDLC receive HFC-channels . . . . . . . . . . . . . 136
Transparent mode of the HFC-E1 . . . . . . . . . . . . . . . . . . . . . . . 136
Reading
16 bit processors in mode 2 (Motorola) and mode 3 (Intel) . . . . .
8 bit processors in mode 4 (Intel, multiplexed) . . . . . . . . . . .
16 bit processors in mode 4 (Intel, multiplexed) . . . . . . . . . .
32 bit processors in mode 4 (Intel, multiplexed) . . . . . . . . . .
- and -counters . . . . . . . . . . . . . . . . . . . . . . . . . . 137
Data Sheet
March 2003 (rev. A)
Cologne
Chip
129
86
86
90
94
96
81
83
83
85
69
73
75
77
93