XC4VFX60-11FFG672I Xilinx Inc, XC4VFX60-11FFG672I Datasheet - Page 14

• Manufacturer Part Number: XC4VFX60-11FFG672I
• Description: IC FPGA VIRTEX-4 FX 60K 672-FBGA
• Manufacturer: Xilinx Inc
• Series: Virtex™-4r

Specifications of XC4VFX60-11FFG672I

• Number Of Logic Elements/cells: 56880
• Number Of Labs/clbs: 6320
• Total Ram Bits: 4276224
• Number Of I /o: 352
• Voltage - Supply: 1.14 V ~ 1.26 V
• Mounting Type: Surface Mount
• Operating Temperature: -40°C ~ 100°C
• Package / Case: 672-BBGA, FCBGA
• For Use With: HW-V4-ML410-UNI-G - EVALUATION PLATFORM VIRTEX-4
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Number Of Gates: -

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Chapter 6: SelectIO Resources
Shift Registers (SRLs) Primitives and Verilog/VHDL Example
Multiplexer Primitives and Verilog/VHDL Examples
I/O Tile Overview
SelectIO Resources Introduction
SelectIO Technology Resources General Guidelines
Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
SRL Primitives and Submodules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221
Initialization in VHDL or Verilog Code . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
Port Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223
Attributes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
Location Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
Fully Synchronous Shift Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
Static-Length Shift Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225
VHDL and Verilog Instantiation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
Multiplexer Primitives and Submodules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
Port Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
Multiplexer Verilog/VHDL Examples . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229
Virtex-4 FPGA I/O Bank Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
Virtex-4 FPGA Digitally Controlled Impedance (DCI) . . . . . . . . . . . . . . . . . . . . . . . . 236
Content Initialization - INIT
Initialization in VHDL or Verilog Codes
Location Constraints
Creating Larger RAM Structures
VHDL and Verilog Templates
Clock - CLK
Data In - D
Clock Enable - CE (optional)
Address - A0, A1, A2, A3
Data Out - Q
Data Out - Q15 (optional)
Inverting Control Pins
Global Set/Reset - GSR
Content Initialization - INIT
VHDL and Verilog Templates
Data In - DATA_I
Control In - SELECT_I
Data Out - DATA_O
VHDL and Verilog Instantiation
VHDL and Verilog Submodules
3.3V I/O Support
Reference Voltage (V
Output Drive Source Voltage (V
Introduction
Xilinx DCI
Controlled Impedance Driver (Source Termination)
Controlled Impedance Driver with Half Impedance (Source Termination)
Input Termination to VCCO (Single Termination)
Input Termination to VCCO/2 (Split Termination)
Driver with Termination to V
Driver with Termination to V
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REF
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. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228
) Pins
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www.xilinx.com
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. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224
CCO
CCO
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. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226
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CCO
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/2 (Split Termination)
(Single Termination)
) Pins
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UG070 (v2.6) December 1, 2008
. . . . . . . . . . . . . . 221
Virtex-4 FPGA User Guide
. . . . . . . . . 237
R