HW-SPAR3E-SK-US-G Xilinx Inc, HW-SPAR3E-SK-US-G Datasheet - Page 7

• Manufacturer Part Number: HW-SPAR3E-SK-US-G
• Description: KIT STARTER SPARTAN-3E
• Manufacturer: Xilinx Inc

Specifications of HW-SPAR3E-SK-US-G

• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Other names: 122-1507

Spartan-3E FPGA Starter Kit Board User Guide
UG230 (v1.2) January 20, 2011
Chapter 15: Expansion Connectors
Chapter 16: XC2C64A CoolRunner-II CPLD
Chapter 17: DS2432 1-Wire SHA-1 EEPROM
Appendix A: Schematics
R
UCF Location Constraints
Related Resources
Hirose 100-pin FX2 Edge Connector (J3)
Six-Pin Accessory Headers
UCF Location Constraints
Connectorless Debugging Port Landing Pads (J6)
Related Resources
UCF Location Constraints
Related Resources
UCF Location Constraints
Related Resources
FX2 Expansion Header, 6-pin Headers, and Connectorless Probe Header
RS-232 Ports, VGA Port, and PS/2 Port
Ethernet PHY, Magnetics, and RJ-11 Connector
Voltage Regulators
FPGA Configurations Settings, Platform Flash PROM, SPI Serial Flash, JTAG
FPGA I/O Banks 0 and 1, Oscillators
FPGA I/O Banks 2 and 3
Power Supply Decoupling
XC2C64A CoolRunner-II CPLD
Linear Technology ADC and DAC
Intel StrataFlash Parallel NOR Flash Memory and Micron DDR SDRAM
Buttons, Switches, Rotary Encoder, and Character LCD
Connections
Voltage Supplies to the Connector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
Connector Pinout and FPGA Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
Compatible Board . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Mating Receptacle Connectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Differential I/O . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
UCF Location Constraints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Header J1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Header J2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Header J4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
FPGA Connections to CPLD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
CPLD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
Using Differential Inputs
Using Differential Outputs
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