UPD78F0552MA-FAA-AX Renesas Electronics America, UPD78F0552MA-FAA-AX Datasheet - Page 105

• Manufacturer Part Number: UPD78F0552MA-FAA-AX
• Description: MCU 8BIT 16-SSOP
• Manufacturer: Renesas Electronics America
• Series: 78K0/Kx2-Lr

Specifications of UPD78F0552MA-FAA-AX

• Core Processor: 78K/0
• Core Size: 8-Bit
• Speed: 10MHz
• Connectivity: I²C, LIN, UART/USART
• Peripherals: LVD, POR, PWM, WDT
• Number Of I /o: 9
• Program Memory Size: 16KB (16K x 8)
• Program Memory Type: FLASH
• Ram Size: 768 x 8
• Voltage - Supply (vcc/vdd): 1.8 V ~ 5.5 V
• Data Converters: A/D 4x10b
• Oscillator Type: Internal
• Operating Temperature: -40°C ~ 85°C
• Package / Case: *
• Lead Free Status / RoHS Status: Lead free / RoHS Compliant
• Eeprom Size: -

<R>
Notes 1. 25-pin products only
FF23H
FF24H
FF25H
FF26H
FF27H
FF28H
FF29H
FF2AH
FF2BH
FF2CH
FF2DH
FF2EH
FF2FH
FF30H
FF31H
FF32H
FF33H
FF34H
FF35H
FF36H
FF37H
FF38H
FF39H
FF3AH
FF3BH
FF3CH
FF3DH
FF3EH
FF3FH
FF40H
FF41H
Address
78K0/Kx2-L
Remark
R01UH0028EJ0400 Rev.4.00
Sep 27, 2010
2. 32-pin products only
3. This bit is incorporated only in products with operational amplifier.
PM6
ADM0
POM6
FPCTL
RSTMASK
ADPC0
ADPC1
Note 2
PU0
PU3
PU6
MUXSEL
PU12
RMC
PIM6
CR51
PM3
P7
Symbol
Note2
For a bit name enclosed in angle brackets (<>), the bit name is defined as a reserved word in the RA78K0, and
is defined as an sfr variable using the #pragma sfr directive in the CC78K0.
−
−
−
−
−
−
−
−
−
−
−
Table 3-8. Special Function Register List: 78K0/KA2-L (25-pin and 32-pin products) (2/5)
<ADCS>
ADPCS7
<INTP0SE
L1>
PM37
PU37
Note 2
7
−
−
1
1
−
0
0
−
0
0
0
−
−
−
0
−
−
0
−
0
−
−
−
Note 2
ADPCS6 ADPCS5 ADPCS4 ADPCS3 ADPCS2 ADPCS1 ADPCS0
<INTP0
PM36
SEL0>
PU36
6
−
−
1
1
0
−
0
0
−
0
0
0
−
−
−
0
−
−
0
−
0
−
−
−
<TM00SE
L1>
PU125
RSTM
PM35
PU35
FR2
−
−
−
−
−
−
−
−
−
−
−
−
−
5
1
1
0
0
0
0
0
0
Note 2
PM34
<TM00
SEL0>
PU34
FR1
−
−
−
−
−
−
−
−
−
−
−
−
−
4
1
1
0
0
0
0
0
0
0
0
Bit No.
<TM5SEL
1>
PM33
PU33
FR0
3
−
−
1
1
−
0
−
0
0
0
−
−
−
0
−
−
0
−
−
−
−
0
Note 1
0
<TM5SEL
ADPCS10
PM32
0>
PU02
PU32
P72
Note 2
LV1
Note 2
2
−
−
1
−
0
0
−
0
−
−
−
0
−
−
0
−
0
−
−
−
Note 1
<TMHSEL
POM61 POM60
ADPCS9
PIM61
1>
PM31
PM61
PU01
PU31
PU61
P71
Note 2
LV0
Note 2
Note 2
1
−
−
−
0
−
0
−
−
−
−
−
0
−
−
−
−
Note 1
<ADCE>
<TMHSE
ADPCS8
<FLMD
PIM60
PM60
PUP>
PU00
PU60
P70
Note 2
Note 2
Note 1
L0>
−
−
−
−
−
−
−
−
−
−
−
−
−
0
1
0
0
0
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
−
−
−
−
−
−
−
−
−
−
−
CHAPTER 3 CPU ARCHITECTURE
1
√
−
−
√
√
√
−
√
√
−
√
√
√
√
−
−
√
−
√
−
√
−
√
−
√
−
−
−
Simultaneously
Number of Bits
Manipulated
−
−
−
−
−
−
−
−
−
−
−
8
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
√
16
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
−
Reset
After
FFH
FFH
00H
00H
00H
00H
00H
00H
00H
00H
00H
00H
00H
20H
00H
00H
00H
−
−
−
−
−
−
−
−
−
−
−
167, 324,
167, 463,
180, 464,
181, 413,
504, 573
183, 572
179, 503
345
167
405
504
713
180
437
177
177
177
177
691
317
−
−
−
−
−
−
−
−
−
−
−
91