MT93L04AG Zarlink Semiconductor, MT93L04AG Datasheet - Page 3

• Manufacturer Part Number: MT93L04AG
• Description: Description = 128-Channel Voice Echo CANceller ;; Package Type = Bga ;; No. Of Pins = 365
• Manufacturer: Zarlink Semiconductor

Preliminary Information
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
T
U
V
W
Y
1
SC_set_d2
Tsig(14)_d2
Tsig(15)_d1
PLLVDD_d1
Test_En_d1
TCK_D1
Tsig(11)_d2
Tsig(15)_d2
Tsig(12)_d1
Tsig(9)_d2
PLLVSS1_d2
Fsel_d1
Halt_d1
AT1_d1
TRSTB_D1
Sout_d2
SC_in_d2
Fsel_d2
DT1_d2
TM2_d1
1
1
1
Tsig(13)_d1
SC_Fclk_d1
Tsig(11)_d1
PLLVSS2_d1
SC_reset_d2
Tsig(10)_d2
Tsig(12)_d2
Step_d1
Sin_d2
Mclk_d2
Step_d2
Tm1_d1
Dsb_d1
RESETB_d1
FOIB_d2
Mclk_d1
TD0_d1
TDI_d2
PLLVDD_d2
TM1_d2
2
2
2
Tsig(14)_d1
PLLVSS1_d1
SC_reset_d1
SC_in_d1
Tsig(10)_d1
SC_Fclk_d2
Tsig(9)_d1
CSB_d1
Tsig(13)_d2
TM2_d2
PLLVSS2_d2
TD0_d2
TDI_d1
Rin_d2
Halt_d2
AT1_d2
DT1_d1
- A1 corner is identified by metallized markings.
Tck_d2
R/WB_d1
C4IB_d2
3
3
3
Tsig(8)_d1
SM_mclk_d1
ST_mclk_d1
SM_mclk_d2
Tsig(8)_d2
Tsig(5)_d2
Tsig(7)_d2
A(0)_d1
SG1_d2
Tms_d2
SG1(d1)
D(3)_d1
D(0)_d1
TMS_d1
DTAB_d1
Tsig(2)_d2
Trstb_d2
RESETB_d2
Rout_d2
D(5)_d1
4
4
4
SC_set_d1
SC_en_d1
ST_mclk_d2
Tsig(3)_d2
Tsig(6)_d2
Tsig(4)_d2
FOIB_d1
SC_en_d2
A(2)_d1
D(1)_d1
Irqb_d2
D(4)_d1
Test_en_d2
DSB_d2
IRQB_d1
Csb_d2
D(2)_d1
Ode_d2
D(7)_d1
D(6)_d1
5
5
5
Tsig(1)_d2
Rout_d1
A(1)_d1
Sin_d1
D(0)_d2
Rin_d1
DTAB_d2
R/WB_d2
D(1)_d2
C4IB
Vdd1
Vdd2
Vdd2
Vdd1
Vdd1
Vdd2
Vdd1
Vdd2
Vdd1
6
6
6
Tsig(7)_d1
ODE_d1
Sout_d1
A(4)_d1
A(3)_d1
D(2)_d2
A_IC2_d2
D(4)_d2
D(3)_d2
Tsig(0)_d2
7
7
7
Tsig(6)_d1
A_IC2_d1
Tsig(5)_d1
A(5)_d1
D(7)_d2
A(7)_d1
A(9)_d2
D(6)_d2
D(5)_d2
A_IC1_d2
Vdd1
Vdd1
Vss
Vss
Vss
Vss
Vss
Vss
8
8
8
Figure 2 - 365 Ball BGA
Tsig(1)_d1
Tsig(4)_d1
Tsig(2)_d1
Tsig(3)_d1
A_IC1_d1
A(6)_d2
A(0)_d2
A(1)_d2
A(2)_d2
A(3)_d2
Vss
Vss
Vdd2
Vdd2
Vss
Vss
Vss
9
9
Vss
9
Tsig(0)_d1
A(10)_d2
A(10)_d1
A(4)_d2
A(9)_d1
A(8)_d1
A(6)_d1
A(8)_d2
A(5)_d2
A(7)_d2
Vdd2
Vss
Vss
10
10
Vss
Vss
Vdd2
Vss
10
Vss
Tsig(13)_d4
SG1_d4
Fsel_d4
DT1_d4
Step_d3
Tm1_d4
Mclk_d3
SG1_d3
TM1_d3
Vss
Vss
Vss
DT1_d3
11
11
Vdd2
Vss
Vss
Vss
Vdd2 Vdd2
11
Tsig(10)_d4
Tsig(11)_d4
Tsig(12)_d4
PLLVSS2_d3
PLLVSS1_d3
Tsig(15)_d4
PLLVDD_d3
Tsig(9)_d4
Fsel_d3
AT1_d3
12
12
Vdd2
Vss
Vss
Vss
Vss
Vss
12
Vss
Tsig(14)_d4
Tsig(8)_d4
Tsig(15)_d3
TM2_d4
Mclk_d4
Halt_d4
Tm2_d3
TDI_d3
TMS_d3
Vdd1
Vdd1
Vss
Vss
13
Vss
Vss
Halt_d3
Vss
13
Vss
SC_fclk_d4
SC_reset_d4
SC_en_d4
Tsig(14)_d3
Tsig(13)_d3
PLLVSS1_d4
Test_en_d3
TDO_d3
Step_d4
TCK_d3
14
14
ST_mclk_d4
SC_in_d4
Tsig(11)_d3
Tsig(12)_d3
PLLVDD_d4
AT1_d4
Vdd1
Trstb_d3
R/WB_d3
RESETB_d3
Vdd1
Vdd2
Vdd2
15
C4IB
Vdd1
Vdd2
Vdd1
Vdd2
15
SM_mclk_d4
Tsig(10)_d3
Tsig(9)_d3
PLLVSS2_d4
ST_mclk_d3
SC_reset_d3
Rout_d4
SM_mclk_d3
SC_in_d3
IRQB_d3
FOIB_d4
Sin_d3
CSB_d3
D(2)_d3
Test_en_d4
D(1)_d4
16
TCK_d4
Dsb_d4
TMS_d4
16
Csb_d4
Tsig(5)_d4
SC_fclk_d3
SC_set_d4
Tsig(5)_d3
SC_set_d3
SC_en_d3
RESETB_d4
Tsig(8)_d3
Sin_d4
R/WB_d4
D(7)_d4
IRQB_d4
C4IB_d3
A(10)_d3
D(6)_d3
D(0)_d3
DSB_d3
TDI_d4
Trstb_d4
17
DTAB_d4
17
Tsig(4)_d3
Tsig(4)_d4
TD0_d4
Tsig(6)_d3
D(7)_d3
ODE_d4
A(0)_d4
DTAB_d3
D(6)_d4
A(0)_d3
D(3)_d3
A(8)_d4
A_IC2_d3
A(4)_d3
Rin_d4
A_IC2_d4
A(5)_d4
D(0)_d4
FOIB_d3
A(8)_d3
18
18
Tsig(6)_d4
Sout_d4
Tsig(3)_d4
Tsig(7)_d3
Tsig(0)_d4
Tsig(3)_d3
A(10)_d4
Rin_d3
Tsig(1)_d3
D(5)_d3
A(4)_d4
A(7)_d3
A(5)_d3
D(1)_d3
A(7)_d4
A_ICI_d3
A(1)_d3
D(2)_d4
MT93L04A
A(1)_d4
D(5)_d4
19
19
Tsig(7)_d4
Tsig(2)_d4
Tsig(1)_d4
Tsig(0)_d3
A(3)_d4
A_IC1_d4
Tsig(2)_d3
A(9)_d3
A(6)_d3
A(3)_d3
D(4)_d4
A(2)_d3
A(9)_d4
A(2)_d4
D(3)_d4
D(4)_d3
A(6)_d4
Sout_d3
ODE_d3
Rout_d3
20
20
W
G
M
A
B
C
D
H
K
N
R
U
E
F
L
P
T
V
Y
J
3