AM79C850KCW AMD [Advanced Micro Devices], AM79C850KCW Datasheet - Page 6

• Manufacturer Part Number: AM79C850KCW
• Description: SUPERNET-R 3
• Manufacturer: AMD [Advanced Micro Devices]

List of Figures
Figure 1.
Figure 2.
Figure 3.
Figure 4.
Figure 5.
Figure 6.
Figure 7.
Figure 8.
Figure 9.
Figure 10.
Figure 11.
Figure 12.
Figure 13.
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Figure 15.
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Figure 20.
Figure 21.
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Figure 23.
Figure 24.
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Figure 28.
Figure 29.
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Figure 31.
Figure 32.
Figure 33.
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Figure 39.
Figure 40.
Figure 41.
Figure 42.
Figure 43.
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AMD
Memory Receive Queue (Modified TAG Mode)
Register 3 (MDREG3)
Frame Selection Register (FRSELREG)
Delay Register (UNLCKDLY)
THRU_A Configuration
WRAP_A Configuration
WRAP_B Configuration
WRAP_S or SAS Configuration
Status Register 1 – Upper 16 Bits (ST1U) (NPADDR = 00h)
Status Register 1 – Lower 16 Bits (ST1L) (NPADDR = 01h)
Status Register 2 – Upper 16 Bits (ST2U) (NPADDR = 02h)
Status Register 2 – Lower 16 Bits (ST2L) (NPADDR = 03h)
Mode Register 1 (MDREG1) (NPADDR = 10h)
Mode Register 2 (MDREG2) (NPADDR = 20h)
Status Register 3 – Upper 16 Bits (ST3U) (NPADDR = 61h)
Status Register 3 – Lower 16 Bits (ST3L) (NPADDR = 62h)
Buffer Memory Queue Organization
Command Register
Command Register
Node Processor Comparand Register (AFCOMP2)
Node Processor Comparand Register (AFCOMP1)
Node Processor Comparand Register (AFCOMP0)
Mask Register (AFMASK2)
Mask Register (AFMASK1)
Mask Register (AFMASK0)
Personality Register
AF-MAC Interface Handshake
Clock Timings
NP Asynchronous Read
NP Asynchronous Write
NP Synchronous Read and Write Except MDR Accesses
NP Synchronous Read and Write MDR Accesses
Host Interface Signal Timings
NP DMA Signals
Host Interface Signal Timings
Buffer Memory Read Cycle Timings
Buffer Memory Write Cycle Timings
PHY Interface Timings
MAC Miscellaneous Signal Timings
External CAM Interface Timings
PHY Miscellaneous Signal Timings
TEST Interface Signal Timings
PMD Interface Signal Timings
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P R E L I M I N A R Y
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SUPERNET 3
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