ISP1760ETUM STEricsson, ISP1760ETUM Datasheet - Page 104

• Manufacturer Part Number: ISP1760ETUM
• Manufacturer: STEricsson

Specifications of ISP1760ETUM

• Package Type: TFBGA
• Pin Count: 128
• Lead Free Status / RoHS Status: Compliant

21. Contents
1
2
3
3.1
4
5
6
6.1
6.2
7
7.1
7.1.1
7.2
7.2.1
7.2.2
7.3
7.3.1
7.3.2
7.3.3
7.3.4
7.3.5
7.4
7.5
7.6
7.7
7.8
7.8.1
7.9
8
8.1
8.1.1
8.1.2
8.1.3
8.1.4
8.2
8.2.1
8.2.2
8.2.3
8.2.4
8.2.5
8.2.6
8.2.7
8.2.8
8.2.9
8.2.10
8.2.11
8.2.12
8.2.13
8.2.14
8.2.15
CD00222702
Product data sheet
General description . . . . . . . . . . . . . . . . . . . . . . 1
Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
Ordering information . . . . . . . . . . . . . . . . . . . . . 3
Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . 4
Pinning information . . . . . . . . . . . . . . . . . . . . . . 5
Functional description . . . . . . . . . . . . . . . . . . 13
Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
Examples of a multitude of possible
applications. . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
Pinning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
Pin description . . . . . . . . . . . . . . . . . . . . . . . . . 6
ISP1760 internal architecture: advanced
ST-Ericsson slave host controller and hub . . . 13
Internal clock scheme and port selection . . . . 14
Host controller buffer memory block . . . . . . . . 15
General considerations. . . . . . . . . . . . . . . . . . 15
Structure of the ISP1760 host controller
memory. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Accessing the ISP1760 host controller memory:
PIO and DMA . . . . . . . . . . . . . . . . . . . . . . . . . 18
PIO mode access, memory read cycle . . . . . . 18
PIO mode access, memory write cycle. . . . . . 19
PIO mode access, register read cycle . . . . . . 19
PIO mode access, register write cycle . . . . . . 19
DMA mode, read and write operations . . . . . . 19
Interrupts. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
Phase-Locked Loop (PLL) clock multiplier . . . 23
Power management . . . . . . . . . . . . . . . . . . . . 23
Overcurrent detection . . . . . . . . . . . . . . . . . . . 25
Power supply . . . . . . . . . . . . . . . . . . . . . . . . . 26
Hybrid mode . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Power-On Reset (POR) . . . . . . . . . . . . . . . . . 27
EHCI capability registers . . . . . . . . . . . . . . . . 30
CAPLENGTH register . . . . . . . . . . . . . . . . . . . 30
HCIVERSION register . . . . . . . . . . . . . . . . . . 30
HCSPARAMS register . . . . . . . . . . . . . . . . . . 30
HCCPARAMS register . . . . . . . . . . . . . . . . . . 31
EHCI operational registers . . . . . . . . . . . . . . . 32
USBCMD register . . . . . . . . . . . . . . . . . . . . . . 32
USBSTS register . . . . . . . . . . . . . . . . . . . . . . 33
USBINTR register . . . . . . . . . . . . . . . . . . . . . . 34
FRINDEX register . . . . . . . . . . . . . . . . . . . . . . 34
CONFIGFLAG register . . . . . . . . . . . . . . . . . . 35
PORTSC1 register . . . . . . . . . . . . . . . . . . . . . 36
ISO PTD Done Map register. . . . . . . . . . . . . . 37
ISO PTD Skip Map register . . . . . . . . . . . . . . 37
ISO PTD Last PTD register . . . . . . . . . . . . . . 38
INT PTD Done Map register . . . . . . . . . . . . . . 38
INT PTD Skip Map register. . . . . . . . . . . . . . . 38
INT PTD Last PTD register. . . . . . . . . . . . . . . 39
ATL PTD Done Map register. . . . . . . . . . . . . . 39
ATL PTD Skip Map register . . . . . . . . . . . . . . 39
ATL PTD Last PTD register . . . . . . . . . . . . . . 39
Rev. 08 — 13 April 2010
8.3
8.3.1
8.3.2
8.3.3
8.3.4
8.3.5
8.3.6
8.3.7
8.3.8
8.3.9
8.3.10
8.3.11
8.3.12
8.3.13
8.3.14
8.4
8.4.1
8.4.2
8.4.3
8.4.4
8.4.5
8.4.6
8.4.7
8.4.8
9
9.1
9.2
9.3
9.4
9.5
9.6
10
11
12
13
14
14.1
14.1.1
14.1.2
14.1.3
14.1.4
14.2
14.2.1
14.2.2
14.2.3
14.2.4
15
16
17
18
19
20
21
Proprietary Transfer Descriptor (PTD) . . . . . 57
Power consumption . . . . . . . . . . . . . . . . . . . . 83
Limiting values . . . . . . . . . . . . . . . . . . . . . . . . 84
Recommended operating conditions . . . . . . 84
Static characteristics . . . . . . . . . . . . . . . . . . . 85
Dynamic characteristics. . . . . . . . . . . . . . . . . 87
Package outline. . . . . . . . . . . . . . . . . . . . . . . . 96
Abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . 98
References. . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
Revision history . . . . . . . . . . . . . . . . . . . . . . 100
Tables . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
Figures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Contents. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
Configuration registers. . . . . . . . . . . . . . . . . . 40
HW Mode Control register . . . . . . . . . . . . . . . 40
Chip ID register . . . . . . . . . . . . . . . . . . . . . . . 41
Scratch register . . . . . . . . . . . . . . . . . . . . . . . 42
SW Reset register . . . . . . . . . . . . . . . . . . . . . 42
DMA Configuration register . . . . . . . . . . . . . . 43
Buffer Status register . . . . . . . . . . . . . . . . . . . 44
ATL Done Timeout register . . . . . . . . . . . . . . 45
Memory register . . . . . . . . . . . . . . . . . . . . . . . 45
Force Hub Configuration register. . . . . . . . . . 46
Force Port Enable register . . . . . . . . . . . . . . . 47
Edge Interrupt Count register. . . . . . . . . . . . . 48
DMA Start Address register . . . . . . . . . . . . . . 49
Power Down Control register . . . . . . . . . . . . . 49
Port 1 Control register . . . . . . . . . . . . . . . . . . 51
Interrupt registers. . . . . . . . . . . . . . . . . . . . . . 52
Interrupt register. . . . . . . . . . . . . . . . . . . . . . . 52
Interrupt Enable register . . . . . . . . . . . . . . . . 54
ISO IRQ Mask OR register . . . . . . . . . . . . . . 56
INT IRQ Mask OR register. . . . . . . . . . . . . . . 56
ATL IRQ Mask OR register . . . . . . . . . . . . . . 56
ISO IRQ Mask AND register . . . . . . . . . . . . . 57
INT IRQ Mask AND register. . . . . . . . . . . . . . 57
ATL IRQ Mask AND register . . . . . . . . . . . . . 57
High-speed bulk IN and OUT. . . . . . . . . . . . . 59
High-speed isochronous IN and OUT . . . . . . 63
High-speed interrupt IN and OUT . . . . . . . . . 67
Start and complete split for bulk . . . . . . . . . . . 71
Start and complete split for isochronous . . . . 75
Start and complete split for interrupt . . . . . . . 79
DMA timing . . . . . . . . . . . . . . . . . . . . . . . . . . 92
PIO timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Register or memory write. . . . . . . . . . . . . . . . 89
Register read . . . . . . . . . . . . . . . . . . . . . . . . . 90
Register access . . . . . . . . . . . . . . . . . . . . . . . 90
Memory read . . . . . . . . . . . . . . . . . . . . . . . . . 91
Single cycle: DMA read . . . . . . . . . . . . . . . . . 92
Single cycle: DMA write . . . . . . . . . . . . . . . . . 93
Multi-cycle: DMA read . . . . . . . . . . . . . . . . . . 94
Multi-cycle: DMA write . . . . . . . . . . . . . . . . . . 95
Embedded Hi-Speed USB host controller
© ST-ERICSSON 2010. All rights reserved.
ISP1760
104 of 105