PC2700 INFINEON [Infineon Technologies AG], PC2700 Datasheet - Page 17

• Manufacturer Part Number: PC2700
• Description: 184 - Pin Registered Double Data Rate SDRAM Modules
• Manufacturer: INFINEON [Infineon Technologies AG]

Figure 5
Data Sheet
DQS2
DQS6
DQS3
DQS4
DQS5
DQS7
DQS8
DQS1
DQS0
RS1
RS0
BA0-BA1
CKE1
S0
S1
A0-A12
RAS
CAS
CKE0
WE
V
SS
DQ0
DQ1
DQ2
DQ3
DQ16
DQ17
DQ18
DQ19
DQ24
DQ25
DQ26
DQ27
DQ32
DQ33
DQ34
DQ35
DQ40
DQ41
DQ42
DQ43
DQ48
DQ49
DQ50
DQ51
DQ8
DQ9
DQ10
DQ11
DQ56
DQ57
DQ58
DQ59
CB0
CB1
CB2
CB3
PCK
PCK
Block Diagram: Two Ranks 128M
HYS72D128320GBR on Raw Card D
* Wire per Clock Loading Table/Wiring Diagrams
R
E
G
I
S
T
E
R
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
RESET
RCKE1 -> CKE: SDRAMs D18-D35
RCKE0 -> CKE: SDRAMs D0-D17
CS
RSO -> CS : SDRAMs D0-D17
RS1 -> CS: SDRAMs D18-D35
RBA0-RBA1 -> BA0-BA1: SDRAMs D0-D35
RA0-RA12 -> A0-A12: SDRAMs D0- D35
RRAS -> RAS: SDRAMs D0-D35
RCAS -> CAS: SDRAMs D0-D35
RWE -> WE: SDRAMs D0-D35
CS
CS
CS
CS
D0
D2
D3
CS
CS
D4
D5
D6
CS
CS
D8
D1
D7
CK0, CK0 --------- PLL*
DM
DM
DM
DM
DM
DM
DM
DM
DM
I/O 3
I/O 2
I/O 1
I/O 0
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
CS
CS
CS
CS
CS
D18
D20
D21
CS
CS
CS
D22
D23
D24
CS
D26
D19
D25
DM
DM
DM
DM
DM
DM
DM
DM
DM
SCL
72 DDR SDRAM DIMM Modules (64M 4 components)
Registered Double Data Rate SDRAM Modules
17
DM2/DQS11
DM1/DQS10
DM6/DQS15
DM5/DQS14
DM0/DQS9
DM4/DQS13
DM3/DQS12
DM7/DQS16
DM8/DQS17
WP
Notes:
1. DQ-to-I/O wiring may be changed within a byte.
2. DQ/DQS/DM/CKE/S relationships must be maintained as shown.
3. DQ/DQS resistors should be 22 Ohms.
4. V
STRAP OUT (OPEN): V
STRAP IN (V
5. Address and control resistors should be 22 Ohms.
6. Each Chip Select and CKE pair alternate between decks for ther-
mal enhancement.
SA0 SA1 SA2
A0
Serial PD
DDID
A1
DQ4
DQ5
DQ6
DQ7
DQ20
DQ21
DQ22
DQ23
DQ28
DQ29
DQ30
DQ31
DQ36
DQ37
DQ38
DQ39
DQ44
DQ45
DQ46
DQ47
DQ52
DQ53
DQ54
DQ55
CB4
CB5
CB6
CB7
DQ12
DQ13
DQ14
DQ15
DQ60
DQ61
DQ62
DQ63
strap connections (for memory device V
A2
SS
): V
HYS72D[32/64/128]3[00/20]GBR
DD
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
SDA
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DQS
DD
V
DDQ
V
= V
DDSPD
V
VREF
V
V
V
D9
D11
D12
CS
D13
D14
D15
D17
DDQ
.
D10
CS
CS
D16
CS
CS
DD
SS
DDID
CS
CS
CS
CS
DDQ
DM
DM
DM
DM
DM
DM
DM
DM
DM
10102003-01E2-HPA8
Pin Configuration
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
I/O 0
I/O 1
I/O 2
I/O 3
DD
DQS
DQS
DQS
DQS
Rev. 1.1, 2004-04
Strap: see Note 4
DQS
DQS
DQS
DQS
DQS
, V
DDQ
Serial PD
D0-D35
D0-D35
D0-D35
D0-D35
D27
D29
D30
CS
D31
D32
D33
D35
D28
CS
CS
D34
CS
CS
CS
CS
CS
CS
):
DM
DM
DM
DM
DM
DM
DM
DM
DM