M470T2953BS0-CD5/CC SAMSUNG [Samsung semiconductor], M470T2953BS0-CD5/CC Datasheet - Page 5

• Manufacturer Part Number: M470T2953BS0-CD5/CC
• Description: 200pin Unbuffered SODIMM based on 512Mb B-die 64bit Non-ECC
• Manufacturer: SAMSUNG [Samsung semiconductor]

256MB, 512MB, 1GB Unbuffered SODIMMs
Functional Block Diagram:
ODT1
ODT0
CKE1
CKE0
S1
S0
DQS0
DQS0
DM0
DQS1
DQS1
DM1
DQS2
DQS2
DM2
DQS3
DQS3
DM3
3Ω + 5%
BA0 - BA1
A0 - A13
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
V
V
V
V
DD
REF
DD
SS
RAS
CAS
WE
SPD
3Ω + 5%
LDQS
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
LDQS
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
CS
CS
D0
D1
C
K
E
C
K
E
DDR2 SDRAMs D0 - D7
DDR2 SDRAMs D0 - D7
DDR2 SDRAMs D0 - D7
DDR2 SDRAMs D0 - D7
DDR2 SDRAMs D0 - D7
O
D
T
O
D
T
M470T6554BG(Z)3/M470T6554BG(Z)0
512MB, 64Mx64 Module
LDQS
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
LDQS
LDQS
LDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
UDQS
UDQS
UDM
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
Serial PD
DDR2 SDRAMs D0 - D7
DDR2 SDRAMs D0 - D7, V
DDR2 SDRAMs D0 - D7, SPD
CS
CS
D4
D5
C
K
E
C
K
E
O
D
T
O
D
T
Notes :
1. DQ,DM, DQS/DQS resistors : 22 Ohms
2. BAx, Ax, RAS, CAS, WE resistors : 3.0 Ohms
SCL
SA0
SA1
DD
and V
DQS4
DQS4
DM4
DQS5
DQS5
DM5
DQS6
DQS6
DM6
DQS7
DQS7
DM7
A2
SCL
A0
A1
DD
Q
SPD
(Populated as 2 rank of x16 DDR2 SDRAMs)
WP
DQ32
DQ33
DQ34
DQ35
DQ36
DQ37
DQ38
DQ39
DQ40
DQ41
DQ42
DQ43
DQ44
DQ45
DQ46
DQ47
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
LDQS
LDQS
LDM
UDQS
UDQS
UDM
LDQS
LDQS
LDM
UDQS
UDQS
UDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
Clock Input
*CK0/CK0
*CK1/CK1
SDA
CS
CS
* Wire per Clock Loading
D2
D3
Table/Wiring Diagrams
±
* Clock Wiring
C
K
E
C
K
E
5%.
O
D
T
O
D
T
Rev. 1.5 Aug. 2005
4 DDR2 SDRAMs
4 DDR2 SDRAMs
±
DDR2 SDRAMs
5%.
DDR2 SDRAM
LDQS
LDQS
LDM
UDQS
UDQS
UDM
LDQS
LDQS
LDM
UDQS
UDQS
UDM
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
I/O 0
I/O 1
I/O 2
I/O 3
I/O 4
I/O 5
I/O 6
I/O 7
I/O 8
I/O 9
I/O 10
I/O 11
I/O 12
I/O 13
I/O 14
I/O 15
CS
CS
D6
D7
C
K
E
C
K
E
O
D
T
O
D
T