ZEN2901P Zenic, ZEN2901P Datasheet - Page 12

• Manufacturer Part Number: ZEN2901P
• Description: Run Length Data Extraction ic
• Manufacturer: Zenic

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５、コマンドレジスタフォーマット
５−１．概
コマンドレジスタを１個持っています。コマンドの書き込みはＷＲ信号と１６ｂｉｔデータバスの
うち下位８ｂｉｔ（Ｄ −Ｄ ）を用いて行います。
するようになっています。
５−２．ソフトウェアリセット、トリガモード
微分したタイミングで１ショットパルスが生成され、ソフトウェアリセット等が実行されます。
*) ソフトウェアトリガは１回イネーブル（ＥＮ１）モードの場合のみ有効となります。
ＺＥＮ２９０１Ｐ
基本的なコマンド体系は、レジスタの上位２ｂｉｔにより大きく分けた４つのモードを選択
（各モードの説明）
１）ソフトウェアリセット、トリガモード
２）初期条件設定モード
３）割り込み制御、ラインセンサ画素数設定モード
４）比較レジスタ設定モード
このモードで所定のビットに１を書き込むと、ＷＲ・ＣＥの立上がりをSYSCLKでディジタル
D7
と、ラインセンサの画素数設定モードからなる。
詳細は５−３項を参照下さい。
D7 D6 X X X X X X
ソフトウェア制御によりＺＥＮ２９０１Ｐ内部の各レジスタ、カウンタの
クリアを行うソフトウェアリセットモードと、ラインセンサデータの取り込みの
タイミングをソフトウェアで制御するトリガモードからなる。
データの出力形式の設定（エッジ検出、ラインセンサデータ直接出力）フィルタの
特性設定、ラインセンサデータ取り込みタイミング設定等、ＩＣの初期条件を設定
するためのモード
割り込み発生要因の設定、マスク指定等の割り込み関連の制御を行う割り込み制御モード
エッジ検出回数を０−６３の範囲で任意に設定してその値を越えた場合に
割り込みをかける時に比較レジスタに値を設定するモード。
D7
００００
D4
FFCLR
SFTRG
INTCLR : このｂｉｔが１の時割り込みリセットがかかる。
SFTRST : このｂｉｔが１の時ソフトウェアリセットがかかる。
要
FFCLR
では種々の動作モードをソフトウェアで制御するために、８ｂｉｔ長の
D3
: このｂｉｔが１の時ＦＩＦＯがクリアされる。
: このｂｉｔが１の時ソフトウェアトリガがかかる。
７
D0
D7
０
０
１
１
SFTRG
０
D2
D6
０・・・ソフトウェアリセット、トリガモード
１・・・初期条件設定モード
０・・・割り込み制御モード
１・・・比較レジスタ設定モード
INTCLR
D1
SFTRST
- 10 -
D0
(Z2901J94)
＊）
ＺＥＮ２９０１Ｐ
ZENIC INC.