m368l3313dtl Samsung Semiconductor, Inc., m368l3313dtl Datasheet - Page 4

• Manufacturer Part Number: m368l3313dtl
• Description: 256mb Ddr Sdram Module 32mx64 16mx64*2 Bank Based On 16mx8 Ddr Sdram
• Manufacturer: Samsung Semiconductor, Inc.

M368L3313DTL
Functional Block Diagram
BA0 - BA1
A0 - A13
RAS
CAS
V
SCL
WP
D D
V
VREF
DQS1
DM1
V
DM3
DQS0
DM0
DQS2
DM2
DQS3
DDSPD
/V
SS
DDQ
SA0
A0
Serial PD
DQ8
DQ9
DQ10
DQ11
DQ16
DQ17
DQ18
DQ19
DQ20
DQ21
DQ22
DQ23
DQ24
DQ25
DQ26
DQ27
DQ28
DQ29
DQ30
DQ31
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
DQ12
DQ13
DQ14
DQ15
SA1
A1
RAS: SDRAMs D0 - D15
CAS: SDRAMs D0 - D15
BA0-BA1: SDRAMs D0 - D15
SA2
A0-A13: SDRAMs D0 - D15
CS0
A2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
DM
DM
DM
DM
SDA
D0 - D15
D0 - D15
CS
D0
D1
D2
D3
D0 - D15
D0 - D15
CS
CS
CS
SPD
DQS
DQS
DQS
DQS
CK0/CK0
CK1/CK1
CK2/CK2
Clock
Input
CS1
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
CKE1
CKE0
WE
DM
DM
DM
DM
Clock Wiring
D10
D11
D8
D9
CS
CS
CS
CS
184pin Unbuffered DDR SDRAM MODULE
SDRAMs
4 SDRAMs
6 SDRAMs
6 SDRAMs
DQS
DQS
DQS
DQS
DQS4
DM4
DQS5
DM5
CKE: SDRAMs D8 - D15
CKE: SDRAMs D0 - D7
WE: SDRAMs D0 - D15
DQS6
DM6
DM7
DQS7
DQ32
DQ33
DQ34
DQ35
DQ40
DQ41
DQ42
DQ43
DQ48
DQ49
DQ50
DQ51
DQ52
DQ53
DQ54
DQ55
DQ36
DQ37
DQ38
DQ39
DQ44
DQ45
DQ46
DQ47
DQ56
DQ57
DQ58
DQ59
DQ60
DQ61
DQ62
DQ63
Notes:
1. DQ-to-I/O wiring is shown as recom-
mended but may be changed.
2. DQ/DQS/DM/CKE/S relationships must
be maintained as shown.
3. DQ, DQS, DM resistors: 22 Ohms.
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
I/O 7
I/O 6
I/O 1
I/O 0
I/O 5
I/O 4
I/O 3
I/O 2
*If four DRAMs are loaded,
Card
Edge
Cap will replace DRAM3,4
DM
DM
DM
DM
R=120
D6
CS
D4
CS
D5
CS
D7
CS
*Clock Net Wiring
DQS
DQS
DQS
DQS
Rev. 0.2 May.2002
I/O 2
I/O 3
I/O 4
I/O 5
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
I/O 0
I/O 1
I/O 6
I/O 7
I/O 0
I/O 1
I/O 6
I/O 7
I/O 2
I/O 3
I/O 4
I/O 5
DM
DM
DM
DM
D12
D13
D14
D15
CS
CS
CS
CS
Dram1
*(Cap.)
*(Cap.)
Dram2
Dram5
Dram6
Dram3
Dram4
DQS
DQS
DQS
DQS