XC4VFX12-12FFG668C Xilinx Inc, XC4VFX12-12FFG668C Datasheet - Page 10
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XC4VFX12-12FFG668C
Manufacturer Part Number
XC4VFX12-12FFG668C
Description
IC FPGA VIRTEX-4 FX 12K 668FCBGA
Manufacturer
Xilinx Inc
Series
Virtex™-4r
Specifications of XC4VFX12-12FFG668C
Number Of Logic Elements/cells
12312
Number Of Labs/clbs
1368
Total Ram Bits
663552
Number Of I /o
320
Voltage - Supply
1.14 V ~ 1.26 V
Mounting Type
Surface Mount
Operating Temperature
0°C ~ 85°C
Package / Case
668-BBGA, FCBGA
For Use With
HW-V4-ML403-UNI-G - EVALUATION PLATFORM VIRTEX-4HW-AFX-FF668-400 - BOARD DEV VIRTEX 4 FF668
Lead Free Status / RoHS Status
Lead free / RoHS Compliant
Number Of Gates
-
Available stocks
Company
Part Number
Manufacturer
Quantity
Price
Company:
Part Number:
XC4VFX12-12FFG668C
Manufacturer:
XILINX
Quantity:
185
Company:
Part Number:
XC4VFX12-12FFG668C
Manufacturer:
Xilinx Inc
Quantity:
10 000
- Current page: 10 of 406
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10
Chapter 3: Phase-Matched Clock Dividers (PMCDs)
Chapter 4: Block RAM
Legacy Support
PMCD Summary
PMCD Primitives, Ports, and Attributes
PMCD Usage and Design Guidelines
Application Examples
VHDL and Verilog Templates, and the Clocking Wizard
Block RAM Summary
Block RAM Introduction
Synchronous Dual-Port and Single-Port RAMs
Additional Block RAM Features in Virtex-4 Devices
Block RAM Library Primitives
Block RAM Port Signals
Phase-Matched Divided Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Matched Clock Phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
Reset (RST) and Release (REL) Control Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
Connecting PMCD to other Clock Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
DCM and a Single PMCD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
DCM and Parallel PMCDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
IBUFG, BUFG, and PMCD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
PMCD for Further Division of Clock Frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
VHDL Template . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111
Verilog Template . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
Data Flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
Read Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Write Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
Conflict Avoidance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
Optional Output Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
Independent Read and Write Port Width Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Cascadable Block RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121
Byte-Wide Write Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
Clock - CLK[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
Enable - EN[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
Write Enable - WE[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
Register Enable - REGCE[A|B] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
IBUFG to PMCD
DCM to PMCD
BUFGCTRL to PMCD
PMCD to BUFGCTRL
PMCD to PMCD
WRITE_FIRST or Transparent Mode (Default)
READ_FIRST or READ-BEFORE-WRITE Mode
NO_CHANGE Mode
Asynchronous Clocking
Synchronous Clocking
FIFO Support
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
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. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
www.xilinx.com
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
. . . . . . . . . . . . . . . . . . . . . . . . 120
. . . . . . . . . . . . . . . . . . . . 109
UG070 (v2.6) December 1, 2008
Virtex-4 FPGA User Guide
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Related parts for XC4VFX12-12FFG668C
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Description
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Datasheet
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![XC4VFX12-10FFG668C](/photos/6/73/67303/xc4vfx12-10ffg668c_tmb.jpg)
Part Number:
Description:
IC FPGA VIRTEX-4 FX 12K 668FCBGA
Manufacturer:
Xilinx Inc
Datasheet:
![XC4VFX12-10SFG363C](/images/no-image3.png)
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IC FPGA VIRTEX-4 FX 12K 363FCBGA
Manufacturer:
Xilinx Inc
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IC FPGA VIRTEX-4 FX 12K 363FCBGA
Manufacturer:
Xilinx Inc
Datasheet:
![XC4VFX12-11SFG363C](/images/no-image3.png)
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IC FPGA VIRTEX-4 FX 12K 363FCBGA
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Xilinx Inc
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![XC4VFX12-11FFG668C](/images/no-image3.png)
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IC FPGA VIRTEX-4 FX 12K 668FCBGA
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Xilinx Inc
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IC FPGA VIRTEX-4 FX 12K 363FCBGA
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IC FPGA VIRTEX-4FX 363FCBGA
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IC FPGA VIRTEX-4FX 668FFBGA
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![XC4VFX12-11SF363I](/images/no-image3.png)
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IC FPGA VIRTEX-4FX 363FCBGA
Manufacturer:
Xilinx Inc
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![XC4VFX12-11FF668I](/images/no-image3.png)
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IC FPGA VIRTEX-4FX 668FFBGA
Manufacturer:
Xilinx Inc
Datasheet:
![XC4VFX12-10FFG668I](/images/no-image3.png)
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Description:
IC FPGA VIRTEX-4 FX 12K 668FCBGA
Manufacturer:
Xilinx Inc
Datasheet:
![XC4VFX12](/images/no-image3.png)
Part Number:
Description:
Virtex-4™ Family / newest generation FPGA
Manufacturer:
XILINX [Xilinx, Inc]
Datasheet:
![XC9536XL-10VQG44C](/photos/6/70/67071/xc9536xl-10vqg44c_tmb.jpg)
Part Number:
Description:
IC CPLD .8K 36MCELL 44-VQFP
Manufacturer:
Xilinx Inc
Datasheet: